HÀN QUỐC – Những tiến bộ trong quy trình chế tạo bán dẫn đang cho phép các thành phần trên chip ngày càng trở nên mỏng hơn. Tuy nhiên, việc tiếp tục thu nhỏ kích thước linh kiện có thể dẫn đến các giới hạn vật lý làm suy giảm hiệu suất điện tử của chúng. Các nhà nghiên cứu từ đại học khoa học và công nghệ Pohang (Postech – Pohang university of science and technology) đã giải quyết triệt để vấn đề này. Bằng cách tái cấu trúc điểm tiếp xúc giữa kim loại và vật liệu bán dẫn trên các transistor tellurium (Te) siêu mỏng, họ đã phát triển thành công một công nghệ giúp giảm điện trở tiếp xúc. Kết quả nghiên cứu đột phá này đã được công bố trên tạp chí khoa học hàng đầu ACS Nano.

Với sự bùng nổ của trí tuệ nhân tạo (AI) và điện toán hiệu năng cao, khối lượng dữ liệu mà các chip bán dẫn phải xử lý đang tăng lên theo cấp số nhân. Hệ quả là độ trễ thời gian và tổn hao năng lượng xảy ra trong quá trình truyền tải giữa “logic” (xử lý tính toán) và “bộ nhớ” (lưu trữ dữ liệu) đã trở thành một vấn đề nghiêm trọng. Để khắc phục điều này, cấu trúc tích hợp 3D cho phép xếp chồng các lớp logic và bộ nhớ theo chiều dọc, đang phát triển mạnh mẽ như một công nghệ thế hệ mới đầy tiềm năng. Dù vậy, việc chế tạo các cấu trúc này yêu cầu các linh kiện có khả năng hoạt động ổn định ở mức nhiệt độ dưới 400°C.

Tellurium hiện là vật liệu bán dẫn nhiều tiềm năng để làm kênh dẫn nhờ vào độ dịch chuyển hạt tải điện cao, khả năng hoạt động ổn định ở nhiệt độ phòng và quy trình chế tạo ở nhiệt độ thấp. Tuy nhiên, do có vùng cấm (band gap) (*) hẹp, vật liệu này rất dễ gặp phải hiện tượng “dòng rò” (leakage current) tức là dòng điện vẫn bị rò rỉ ngay cả khi transistor ở trạng thái tắt. Để hạn chế tối đa nhược điểm này, kênh dẫn phải được chế tạo với độ dày siêu mỏng, cụ thể là dưới 5 nanomét, nhằm kiểm soát tốt hơn quá trình vận chuyển điện tử.
(*) Band gap: Trong một khối vật chất, các electron không phân bố hỗn loạn mà nằm trong các dải năng lượng (energy bands) xác định:
– Vùng hóa trị (valence band): Là vùng năng lượng thấp nhất nơi các electron bị liên kết chặt chẽ với hạt nhân nguyên tử, không thể di chuyển tự do.
– Vùng cấm (band gap): Là vùng không chứa bất kỳ electron nào. Electron không thể hiện diện ở giữa khoảng không này; chúng chỉ có thể ở vùng hóa trị hoặc nhảy hẳn lên vùng dẫn.
– Vùng dẫn (conduction band): Là vùng năng lượng cao. Khi electron nhận được đủ năng lượng để nhảy lên vùng này, chúng sẽ trở thành các electron tự do, có khả năng di chuyển và tạo thành dòng điện.

Khi kênh dẫn trở nên quá mỏng, sự vận chuyển điện tử qua bề mặt tiếp xúc giữa điện cực kim loại và vật liệu bán dẫn sẽ bị hạn chế nghiêm trọng. Rào cản Schottky, rào cản năng lượng mà các electron buộc phải vượt qua giữa kim loại và chất bán dẫn, sẽ càng lớn khi kênh dẫn càng mỏng. Cuối cùng, dù các nhà nghiên cứu có thể giảm được dòng rò, nhưng việc này lại vô tình làm tăng điện trở tiếp xúc, từ đó làm suy giảm nghiêm trọng hiệu suất tổng thể của linh kiện.

Để giải quyết nghịch lý này, đội ngũ nghiên cứu tại đại học Postech đã áp dụng cấu trúc “Raised source and drain” (RSD), một kỹ thuật vốn được sử dụng phổ biến trong các quy trình chế tạo chip silicon truyền thống. Kỹ thuật này tiến hành bồi đắp thêm một lớp tellurium để làm dày lên duy nhất các vùng tiếp xúc trực tiếp với điện cực, nơi dòng điện đi vào và đi ra (nguồn và cổng). Bằng cách giữ cho kênh dẫn dòng điện ở độ mỏng lý tưởng 4 nm nhằm triệt tiêu dòng rò, đồng thời phủ thêm Tellurium vào các phần tiếp xúc với điện cực kim loại, nhóm nghiên cứu đã giúp dòng điện lưu thông với hiệu suất tối ưu hơn.

Các kết quả thực nghiệm cho thấy, những linh kiện sử dụng cấu trúc mới này đã giảm được điện trở tiếp xúc đến 50 lần, giảm mạnh từ 97,5 kΩ μm xuống chỉ còn 1,7 kΩ μm. Hơn thế, trong môi trường cực đoan ở nhiệt độ -196°C, ở trạng thái bật (on-state current) khi linh kiện được kích hoạt đã tăng hơn 17 lần. Nhóm nghiên cứu đã đạt được đồng thời cả hai mục tiêu: điện trở thấp và hiệu suất cao trong một cấu trúc siêu mỏng. Đáng chú ý, công nghệ này có thể được triển khai thông qua quy trình lắng đọng nhiệt độ thấp trên diện tích lớn được gọi là phún xạ (sputtering), đảm bảo khả năng mở rộng quy mô cao cần thiết cho việc sản xuất hàng loạt trong các nhà máy bán dẫn thực tế.

Giáo sư Byoung Hun Lee từ khoa kỹ thuật điện thuộc đại học Postech chia sẻ: “Nhóm nghiên cứu đã giải quyết triệt để vấn đề tồn tại của vật liệu bán dẫn siêu mỏng, nơi mà các kênh dẫn mỏng hơn theo truyền thống luôn dẫn đến điện trở cao hơn, bằng một phương pháp kỹ thuật vùng năng lượng mới mang tên “localised thickness control” (tạm dịch là ‘kiểm soát độ dày cục bộ’) (*). Nhóm kỳ vọng đây sẽ trở thành một công nghệ nền tảng hàng đầu, không chỉ ứng dụng rộng rãi cho tellurium mà còn giúp nâng cao hiệu suất của nhiều loại linh kiện bán dẫn 2D và siêu mỏng khác, từ đó tăng tốc quá trình hiện thực hóa các vi mạch tích hợp 3D thế hệ tiếp theo.”
(*) Localised thickness control: là kỹ thuật kiểm soát độ dày của từng vùng cụ thể của một vật liệu, lớp màng hoặc cấu trúc chế tạo. Kỹ thuật này cho phép kỹ sư điều chỉnh độ dày khác nhau ở các vị trí khác nhau tuỳ theo yêu cầu thiết kế.

Để xem các tin bài khác về “Vật liệu bán dẫn”, hãy nhấn vào đây.

 

Nguồn: Electronics Online